3D芯片混合鍵合刷新性能紀錄?芯片互連線路大幅擴容

隨著晶體管尺寸逼近原子級物理極限，算力需求卻持續攀升。向三維空間拓展芯片設計是行業大勢：芯片垂直堆疊可在同等基板面積內實現更高運算能力，同時節省時延與功耗。混合鍵合這項三維芯片制造技術，正是實現該路線的核心方案。上月，兩支科研團隊依托該技術，實現每毫米互連通道數量較以往提升數十萬條，創下全新行業紀錄。

兩項成果均于佛羅里達州奧蘭多舉辦的IEEE Electronic Components and Technology Conference（ECTC）上發布。研究大幅縮小了鍵合間距 —— 也就是混合鍵合芯片之間銅互連觸點的中心距。鍵合間距越小，單一封裝內可集成的互連通道數量越多，芯片運算效率也隨之顯著提升。

法國原子能委員會電子與信息技術實驗室（CEA-Leti）研發工程師Melissa Najem表示：“當我們探討更小間距的混合鍵合技術時，其核心優勢體現在三點：降低功耗、提升互連密度，同時優化芯片間的數據交互效率。對于人工智能、高性能計算、高帶寬內存等下一代半導體設備飛速增長的需求，這項技術至關重要。”

混合鍵合工藝會在兩片及以上芯片的貼合面同步制備銅焊盤與絕緣介質層，將芯片緊密壓合后再進行熱處理；升溫過程中銅金屬發生熱膨脹并相互擴散融合，從而形成穩定電氣通路。整套工藝對對準精度要求極高，兩片芯片的焊盤對位誤差必須控制在1微米以內，否則無法實現可靠鍵合。

本次ECTC大會創下的兩項混合鍵合紀錄采用了兩種截然不同的技術路線。比利時半導體研究中心imec公布了整片晶圓混合鍵合的全新紀錄。這種晶圓對晶圓（W2W）工藝適用于存儲與邏輯芯片場景，但局限性在于對晶圓一致性要求極高，其他應用場景靈活性不足。imec聯合半導體設備廠商EV集團，將晶圓對晶圓鍵合間距從去年的最低250納米壓縮至200納米，刷新紀錄。

CEA-Leti則依托芯片對晶圓（D2W）工藝實現突破：將單顆裸芯片（也稱晶粒）貼附到整片晶圓上（類似往披薩上鋪香腸片）。該工藝允許廠商自由搭配不同尺寸、不同功能的堆疊芯片。研究團隊公布的芯片對晶圓鍵合間距達到1微米 —— 雖然比晶圓對晶圓200納米的指標高出5倍，但相較此前公開的2微米紀錄縮小了一半。1微米間距意味著每平方毫米可實現百萬個互連觸點，互連密度是原先的四倍。

兩種方案里，晶圓對晶圓（W2W）混合鍵合工藝實現邏輯更為直觀：該工藝的互連對位精度需達到極小的50納米，但硅晶圓本身具備良好均一性，一定程度降低了這項精細工序的操作難度。想要進一步縮小晶圓對晶圓鍵合間距，核心瓶頸在于最大限度整平互連觸點表面。

imec三維系統集成項目負責人Zsolt Tokei介紹，為達成200納米鍵合間距的紀錄，研究團隊優化了化學機械拋光（CMP）工藝，同時同步改良晶圓對位技術與銅焊盤設計。

Applied Materials公司異構集成工程師Srinidhi Ramamoorthy并未參與上述兩項技術突破，她表示，部分科研機構已制出鍵合間距小于200納米的晶圓對晶圓樣品，但相關成果并未同步配套電學測試與可靠性數據。她認為，缺少這類驗證數據，對應的間距指標“不具備最終落地參考價值”。

而裸片對晶圓（D2W）路線實現1微米間距紀錄，核心難點不在于表面平整度，而是對位精度：好比反復將香腸片精準落在披薩上微米級指定位置。Najem介紹，CEA-Leti團隊一方面優化化學機械拋光工藝，另一方面精細調校對位流程，才達成這一紀錄。

CEA-Leti用于晶圓鍵合的裸片為專用測試芯片，可采集數據以評估互連電路電學性能。納杰姆稱，該測試芯片完成了多檔鍵合間距的數據采集：間距大于1微米時，電學良率可達90%左右；當間距縮小至1微米時，良率下滑至22%。

Najem表示，提升該工藝良率是下一階段的重點研究方向。她說道：“擁有性能更優異的器件固然重要，但掌握高效的芯片互連方案同樣關鍵。”