公眾號 | 高速先生
作者 | 黃剛
高速先生在過去的10年內，基本上做遍了不同拓撲結構，不同主控芯片，不同顆粒類型的DDR4設計和仿真。從這兩年開始，DDR5的仿真慢慢變多了，在從DDR4切換到DDR5的過程中，信號速率翻了一番，從仿真中也發現了很多不同的設計差異點。像地址控制信號增加了ODT、數據DQ信號多了DFE均衡模塊，這些都在之前普及DDR5基礎知識的文章中有介紹到了。那么今天Chris說點沒說過的差異點，講講比較重要的一根信號，那就是地址組的時鐘CLK信號，看看它對比于DDR4的CLK有什么明顯的差異哈！
下面就拿一個Rdimm上的DDR5設計給大家展開說說，首先我們開門見山，直接看看這根一拖多的CLK時鐘信號在layout后的樣子，就是長下面那樣。
乍一看，也沒啥特別的，不也還是差分線，不也還是從頭拖到尾，和地址控制信號一樣的拓撲結構嘛！真的是這樣嗎？難道大家就沒發現這根CLK時鐘信號比旁邊的地址信號粗很多嗎？
哦！！！好像還真是，根據傳輸線的阻抗原理，同樣情況下線寬比較粗，那就是說明CLK的差分阻抗比較低啊！！到底有多低呢？我們說了不算，協議說了算哈。我們翻翻DDR5的行業協議，上面是這樣說的：單端25歐姆，那差分信號就是50歐姆（理論上還會小于50歐姆，因為有耦合）啦！
這不是和DDR4的時鐘設計有巨大甚至有點不能理解的差異了嗎？DDR4的時鐘信號一般是80到100歐姆，還算是一個比較正常的差分阻抗，為啥到了DDR5突然要比較特殊，差分阻抗直接砍一半那么離譜！
Chris知道你們不理解，那就幫你們理解下？很簡單，我們對比下把CLK信號做成上面的50歐姆的差分線和正常像下面那樣的DDR4的80歐姆的時鐘信號質量就知道了！下圖是按照DDR4的CLK做法，控制80歐姆的時鐘信號設計，肉眼看過去，是不是走線線寬就細了很多呢？
那么我們仿真下看看兩種不同阻抗下的時鐘信號質量？首先我們看看常規按照80歐姆差分線設計的時鐘信號質量，重點關注末端的這個顆粒，仿真結果如下所示：
感覺上也……還行啊，時鐘沒有回溝，唯一要吐槽的可能就是時鐘的幅度有一點低，協議的要求是峰峰值120mV，能過，但裕量感覺不是很多！
要不我們再看看CLK時鐘設計為差分50歐姆的結果？不賣關子，直接給出，如下所示：
哇！！！這個時鐘的信號質量感覺更完美了，波形本身反射更小，而且時鐘的幅度更高了。把差分80歐姆的常規設計和50歐姆的特殊設計的時鐘信號波形擺到一起來看，對比就更明顯了。
看來升級到DDR5之后，的確是有很多區別于DDR4的設計點哈！就像本文這個例子一樣，一條平平無奇的CLK時鐘信號，居然還能通過阻抗變化來提升它的信號質量。看來速率高了之后，DDR的設計難度還是會不斷增大，這也促使行業內去研究更多更新穎的設計點去不斷優化，讓內存的速率能越做越高哈！
Q
本期提問
為什么DDR5的時鐘信號降低阻抗能提升信號質量？另外大家如果做過DDR5的設計的話，也歡迎聊聊有發現什么其他新奇的設計點？
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