SysPro電力電子技術-技術前瞻
SysPro電力電子技術 | 參考來源：Saras Micro Device
這篇文章我們聚焦于：AI供電嵌入式無源件。
先說一個結論：AI供電的下一步，不只是把VRM靠近負載，而是把無源件從板上堆疊推進到封裝、基板和PCB內部。電容，負責壓住高頻去耦，電感，負責能量轉換和紋波，二者都決定VPD/PIVR能不能真正變薄。
我更愿意把Saras這條路線理解成一個“無源件位置重構”的問題，而不是單顆電容或單顆電感的器件推廣。VRM越靠近芯片，電流路徑越短，但去耦電容、功率電感、端接和基板空間也必須一起靠近，否則垂直供電的收益會被外圍無源件重新吃掉。
圖片來源：Saras Micro Devices
一、這組內容真正想說明什么？
先把主線說清楚：這里不是在討論一顆更小的電容或一顆更小的電感，而是在討論AI供電進入垂直化之后，無源件如何從板級外圍進入封裝和基板內部。
當單顆xPU從約700W走向1.2kW，低壓軌電流會快速放大。這個時候，真正困難的不是單點效率提升，而是電流環路、壓降、去耦頻帶和空間占用同時收緊。
圖片來源：Saras Micro Devices | 低壓大電流開始卡脖子：千瓦級芯片功耗讓I2R損耗和布線空間同時緊張
二、趨勢背景：為什么只把VRM搬近負載還不夠？
開始講嵌入式無源件前，先看清楚垂直供電背后的變化:
LPD橫向供電的問題，是低壓大電流路徑太長；
PD和PIVR的目標，是把VRM靠近負載，降低路徑阻抗并釋放關鍵I/O布線空間。
圖片來源：Saras Micro Devices | 從LPD到VPD/PIVR：VRM靠近負載能降低阻抗，但無源件也必須跟著靠近
但問題在于：VRM靠近負載以后，電感和電容不會自動消失。高頻去耦、能量轉換和紋波處理仍然需要無源件。如果這些無源件繼續堆在板上，VPD/PIVR的空間收益會被抵消。
圖片來源：Saras Micro Devices | 無源件成為新瓶頸：空間效率、電感密度、低DCR和低ESL必須同時滿足
三、本質邏輯：嵌入式無源件到底通過什么機制創造價值？
下面說下方案背后的邏輯，看看它到底通過什么機制創造價值。這里可以分成四層：電感材料、嵌入式電容、器件級性能和可配置集成。
本質邏輯第一層，是電感從平面占地走向垂直空間利用。
集成電感技術不僅看電感值，還要看磁性材料、直流電阻、Q值、電流能力和能否與封裝/基板工藝兼容。
圖片來源：Saras Micro Devices | 電感不再只是外置磁件：LTCC、薄膜磁材、復合磁片和磁芯基板都在搶垂直空間
本質邏輯第二層，是電容從板級去耦走向封裝/基板嵌入。
AI負載需要從MHz到更高頻段的去耦能力，嵌入式電容必須在低ESL、低ESR、耐溫、厚度和可定制形態之間一起平衡。
圖片來源：Saras Micro Devices | 電容也要下沉：DTC硅電容、DASC、SSC和E-cap都在爭奪近芯去耦位置
本質邏輯第三層，是把電容做成適合基板/PCB內部的器件。
Saras電容強調2V額定、厚度優化、可定制形態、>4μF/mm3體積密度和ESL<50pH，指向的是嵌入式去耦，而不是普通板級替代。
圖片來源：Saras Micro Devices | Saras電容的定位很明確：為基板/PCB嵌入而優化厚度、形態和低寄生
頻率特性進一步說明，這類電容不能只看容量。SRF約2-3MHz、ESL小于50pH、ESR約20mΩ，真正對應的是快速開關和近芯PDN中的高頻電流回路。
同時，溫度和電壓穩定性也不能忽略。嵌入式器件一旦進入基板或封裝內部，返修和替換成本更高，因此溫度漂移、擊穿電壓和ESR隨溫度變化都要納入邊界。
圖片來源：Saras Micro Devices | 低寄生才是關鍵：2-3MHz自諧振、ESL<50pH和20mΩ級ESR支撐快速開關去耦
四、核心矛盾：無源件下沉以后，封裝自由度變大，制造約束也變強
這里最關鍵的問題是：無源件嵌入可以縮短路徑、降低寄生、釋放板面空間，但它也會把端接、層壓、熱膨脹、絕緣、材料兼容和良率壓到基板制造流程里。
STILE的意義就在這里。
它不是單顆電容展示，而是把電容、電感、3D端接和HD-FO、CoWoS-L、封裝基板、系統PCB、電源模塊等集成選項放在同一個可配置方案里。
圖片來源：Saras Micro Devices | STILE把無源件變成可配置積木：電容、電感和3D端接進入封裝/基板/PCB
同軸電感框架則把電感問題進一步拉回到結構設計。它利用電鍍通孔、磁性材料和垂直空間壓縮占板面積，目標不是追求單個指標，而是在有限厚度內同時拿到電感值、低DCR和高頻可用性。
具體電感樣例給出了6.5nH到39nH不同組合，尺寸、厚度、DCR、RAC和Q值一起出現。這個細節很重要，因為嵌入式電感如果只給結構概念，沒有損耗和Q值邊界，就很難判斷是否能進入真實IVR或電源管理模塊。
圖片來源：Saras Micro Devices | 電感樣例要看完整邊界：6.5nH到39nH之外，還要看DCR、RAC和Q值
五、工程開發真正要帶走什么？
最后回到工程開發，我們真正要帶走的是：VPD/PIVR不是簡單把VRM搬到芯片旁邊，而是把無源件、電源路徑和封裝制造一起重構。
第一，架構上要同時看VRM位置和無源件位置。VRM越靠近負載，電容和電感越不能繼續遠離負載。
第二，電容上要看低ESL、低ESR、SRF、厚度和溫度/電壓穩定性。對于嵌入式應用，容量只是入場券，寄生和可靠性才是邊界。
第三，電感上要看電感值、電流能力、DCR、RAC、Q值和垂直結構可制造性。薄型化不能以損耗失控為代價。
第四，系統上要看封裝、基板和PCB工藝是否能承接這些器件。嵌入式無源件一旦進入制造流程，材料兼容、良率和可測試性會變成關鍵問題。
有人可能會問：嵌入式無源件是不是只是把傳統電容電感換個位置？
答案是：不是。位置變化會改變電流環路、寄生電感、熱路徑、端接方式和制造流程，嵌入式無源件真正改變的是PDN的物理結構，而不只是器件擺放。
但這也不意味著所有無源件都會馬上進入封裝內部。短期更可能是高端AI供電、封裝內調壓、Chiplet供電和高密度電源模塊先采用，然后再隨著工藝成熟向更大范圍擴展。
?? 小編總結
Saras嵌入式無源件路線真正值得記住的，是把AI供電從“VRM靠近負載”繼續推進到“電容、電感和基板一起下沉”。
當低壓大電流、瞬態響應和空間約束同時收緊時，誰能把低寄生電容、垂直電感和可配置端接結構做進封裝/基板，誰才更接近下一代VPD/PIVR的工程邊界。
END:上述所有技術演講報告和論文已放在知識星球了，包含完整拓撲對比表、參數矩陣和PDN阻抗設計指南。
?? 本文關鍵參數速查
本篇為主題《AI數據中心供電_嵌入式無源件與VPD/PIVR電源網絡優化》學習總結，完整資料與與擴展閱讀已整理在「SysPro電力電子技術」知識星球中。本文聚焦：AI供電、VPD、PIVR、PDN、嵌入式電容、嵌入式電感、STILE、低ESL、同軸電感和封裝基板無源件。
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