答題 | Unbelievable！DDR5的地址時鐘竟然按差分50歐姆設計

感謝各位網友的精彩評論，以下是高速先生的觀點：

1，首先回答下大家比較關心的為什么降低到50歐姆的差分時鐘阻抗后，時鐘信號的幅度會提升。其實想一想就很容易理解，驅動的阻抗越低，驅動電流越大，理論上就是能提高驅動電壓的幅度。這和我們為什么經常把DDR主控的驅動內阻從我們認為更匹配的48歐姆降低到40歐姆，甚至34歐姆的內阻是一個道理。當然，其實不一定是50歐姆最好，因為時鐘算是單頻的信號，最好的做法是掃描下傳輸線的阻抗，使得在所需要的基頻有更好的幅度才是最佳的做法哈；

2，當然除了這個時鐘信號阻抗的特殊設計外，還包括了大家很關心的一些問題，例如要不要背鉆？要不要像高速一樣挖空反焊盤，要不要用更高速的板材，等長是不是要做得更嚴格等等，我們會收集下大家的需求，然后在以后的文章中再給大家分享哈！

對于DDR5更高速率，更低驅動電壓，更小端接電阻，系統阻抗整體下移，匹配新的收發器輸出阻抗，減小反射、降低ISI、提高時序裕量。 

降低走線阻抗是因為信號強掛載多了dde顆粒(相當于容性負載增大，等效特性阻抗下降)，降低走線阻抗，更匹配 

DDR5將時鐘信號阻抗從DDR4時代的80-100Ω大幅降低至約50Ω，這看似反直覺，實則是為了應對更高傳輸速率而采取的關鍵設計優化。其核心目的在于通過降低阻抗來提升信號幅度、減少反射，從而改善整體信號質量。

clk的flyby鏈路上掛了太多顆粒，負載太多，太大，減小阻抗設計可以增加驅動能力，保證上升沿足夠陡 

低阻抗可以獲得更加陡峭的上升沿。

@ 葉子

DDR5的時鐘信號降低阻抗，線寬變寬，相當于損耗變小了，所以仿真下來波形變好了 

@ Alan

阻抗低，線寬大，損耗低 

@ 太陽

阻抗降低直觀體現為線寬增加，能有效減小高頻趨膚效應損耗，自然提升時鐘幅度；且低阻抗目標更易實現，工程上更易保證阻抗連續性，從而降低反射與衰減風險。
新奇的點個人覺得在是:CKD芯片重驅時鐘以此抑制抖動，還有為CA總線新增ODT，讓現在這種寸土寸金的PCB布局設計上難度是有降低的。    

@ Trunktren

速率提高，buffer的驅動能力隨速率提高會降低，需要更多的電流，阻抗低了，負載降低，驅動電流不增加，電壓會增高。看似驅動能力提升。

@ 魚貝殼媽

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