imec發(fā)布2038年0.3nm芯片路線圖，CFET成埃米時(shí)代核心突破路徑

7月1日，全球頂尖半導(dǎo)體研究機(jī)構(gòu)比利時(shí)微電子研究中心（imec）發(fā)布2026年制程技術(shù)路線圖，預(yù)測(cè)到2038年有望實(shí)現(xiàn)0.3納米（A3，即3埃米）制程工藝，并明確指出互補(bǔ)式場(chǎng)效應(yīng)晶體管（CFET）架構(gòu)是突破下一代先進(jìn)制程的核心技術(shù)。這份路線圖由臺(tái)積電、英特爾、英偉達(dá)、AMD、三星、ASML等行業(yè)巨頭共同參與編制，清晰展示了未來多年芯片制造面臨的技術(shù)挑戰(zhàn)與發(fā)展規(guī)劃。

從納米到埃米的20年技術(shù)演進(jìn)藍(lán)圖

imec研發(fā)副總裁Julien Ryckaert表示，半導(dǎo)體產(chǎn)業(yè)現(xiàn)已進(jìn)入納米片（Nanosheet，亦稱GAA全柵）時(shí)代，并將持續(xù)朝"埃"（Angstrom，1埃=0.1納米）級(jí)前進(jìn)。根據(jù)imec繪制的邏輯器件技術(shù)節(jié)點(diǎn)演進(jìn)圖，這場(chǎng)微縮之旅將從2018年量產(chǎn)的7納米（N7）一直延伸至2046年的亞2埃米（sub-A2）節(jié)點(diǎn)。

具體時(shí)間節(jié)點(diǎn)如下：

• 2025年至2031年：N2（2nm）、A14（1.4nm）、A10（1.0nm）節(jié)點(diǎn)繼續(xù)沿用并改進(jìn)納米片F(xiàn)ET技術(shù)；
• 2034年A7節(jié)點(diǎn)（0.7nm）：CFET正式接棒，將p溝道納米片F(xiàn)ET和n溝道納米片F(xiàn)ET垂直堆疊，理論上可將CMOS邏輯電路的晶體管密度提高至納米片F(xiàn)ET的1.6至1.8倍；
• 2037年A5（0.5nm）與2040年A3（0.3nm）：繼續(xù)使用改進(jìn)型CFET結(jié)構(gòu)，并發(fā)展出縱向堆疊與鍵合（Bonding）技術(shù)；
• 2043年A2（0.2nm）及2046年亞A2節(jié)點(diǎn)：CFET的納米片狀溝道材料將被"二維材料"（2D FET）取代，進(jìn)入全新的材料體系。

納米片（Nanosheet）架構(gòu)（搭配叉片設(shè)計(jì)）將從2納米一路沿用至A10節(jié)點(diǎn)；之后A7及更先進(jìn)工藝，將全面交棒給CFET架構(gòu)。（圖自：imec）

在接觸柵極間距（CPP）方面，imec預(yù)測(cè)A14節(jié)點(diǎn)（2028年）CPP將縮至約45納米，A10節(jié)點(diǎn)（約2030年）CPP約42納米。但A10之后，傳統(tǒng)柵極微縮將遭遇瓶頸，CPP大致維持在42納米左右，這意味著業(yè)界無法再以傳統(tǒng)水平微縮大幅提升密度。芯片密度的提升將高度依賴CFET帶來的標(biāo)準(zhǔn)單元高度縮減，以及先進(jìn)封裝與系統(tǒng)級(jí)優(yōu)化。

今年初的0.2nm路線圖首次披露2046年遠(yuǎn)景

imec在今年初發(fā)布的另一份路線圖中，首次披露了2A（0.2nm）及sub-2A以下的芯片發(fā)展路徑，時(shí)間跨度從2020年代延伸至2040年代。

該路線圖指出，水平小型化在2010年代后期已達(dá)極限。SRAM單元面積每?jī)赡昕s小一半的趨勢(shì)持續(xù)到2010年左右，此后放緩至每四年縮小一半，而自2020年以來SRAM單元面積基本保持不變。因此，未來半導(dǎo)體密度提升必須依靠"3D縮放"（垂直方向）、新材料以及2.5D/3D互連技術(shù)。

在布線技術(shù)（BEOL）方面，imec規(guī)劃了從2025年N2節(jié)點(diǎn)到2037年A5/A3節(jié)點(diǎn)的演進(jìn)路徑：銅布線最小間距從24至26納米逐步縮至12至16納米；2031年A10節(jié)點(diǎn)開始引入釕（Ru）布線與空氣間隙絕緣；2034年A7節(jié)點(diǎn)進(jìn)一步縮至16至18納米。

在供電技術(shù)方面，imec預(yù)測(cè)2026至2027年將出現(xiàn)垂直供電技術(shù)，將集成電壓調(diào)節(jié)器（IVR）集成到電路板內(nèi)部；2028至2032年間，IVR將進(jìn)一步嵌入封裝基板、中介層乃至芯片背面，并可能采用硅上氮化鎵（GaN）功率器件和2.5D高容量MIM電容器技術(shù)。

IBM 0.7nm率先驗(yàn)證

就在imec發(fā)布新路線圖前不到一周（6月25日），IBM正式宣布推出全球首款0.7納米（7埃米）芯片技術(shù)，采用三維納米堆疊（Nanostack）架構(gòu)，在指甲蓋大小的面積內(nèi)集成近1000億顆晶體管，晶體管密度約為IBM 2021年2nm芯片的兩倍。相較2nm節(jié)點(diǎn)，新芯片最高可實(shí)現(xiàn)50%性能提升或70%能效改善。

IBM的技術(shù)突破與imec路線圖高度吻合。IBM首創(chuàng)了上下晶體管均采用三層堆疊納米片溝道的設(shè)計(jì)，通過超薄介質(zhì)鍵合技術(shù)將兩個(gè)晶體管垂直堆疊，實(shí)現(xiàn)了42nm柵極間距——這一數(shù)據(jù)與imec預(yù)測(cè)的A7節(jié)點(diǎn)（0.7nm）CPP約42納米的技術(shù)參數(shù)一致。IBM還采用了RBC（直接垂直連接）結(jié)構(gòu)，跳過了傳統(tǒng)中繼光學(xué)系統(tǒng)，直接垂直貫穿連接上下晶體管。

IBM研究院院長(zhǎng)Jay Gambetta表示，這一突破"將技術(shù)從納米時(shí)代推向了原子尺度"。不過，IBM自身并不擁有晶圓代工廠，其技術(shù)主要通過授權(quán)給合作伙伴（如三星、Rapidus）實(shí)現(xiàn)量產(chǎn)。這也印證了imec路線圖的另一層含義：從實(shí)驗(yàn)室驗(yàn)證到大規(guī)模量產(chǎn)，仍存在顯著的時(shí)間差。

為什么必須走向埃米？

imec強(qiáng)調(diào)，評(píng)估未來技術(shù)時(shí)，芯片密度不再單看晶體管尺寸縮放，而是取決于"標(biāo)準(zhǔn)單元面積"（單元高度×CPP）的下降幅度。當(dāng)水平微縮逼近物理極限，行業(yè)必須轉(zhuǎn)向垂直維度。

CFET之所以被寄予厚望，是因?yàn)樗诓贿M(jìn)一步縮小CPP的前提下，通過將n型和p型晶體管縱向堆疊，大幅壓縮了標(biāo)準(zhǔn)單元高度。imec預(yù)測(cè)，A7節(jié)點(diǎn)采用CFET后，標(biāo)準(zhǔn)單元高度可從A10的約115納米降至約80納米；到A3節(jié)點(diǎn)，標(biāo)準(zhǔn)單元高度目標(biāo)約為50納米。

然而，埃米級(jí)制程面臨的挑戰(zhàn)遠(yuǎn)不止晶體管本身。imec提出"異構(gòu)大規(guī)模集成"（HLSI）和"跨技術(shù)協(xié)同優(yōu)化"（XTCO）框架，指出未來系統(tǒng)將高度結(jié)合邏輯芯片、存儲(chǔ)器、供電、光學(xué)I/O與先進(jìn)3D/2.5D封裝。Ryckaert明確指出，晶體管縱向集成與多芯片封裝已成為業(yè)界常態(tài)，供電設(shè)計(jì)與散熱將成為未來最嚴(yán)峻的技術(shù)瓶頸。

以背面供電網(wǎng)絡(luò)（BS-PDN）為例，該技術(shù)將電源網(wǎng)絡(luò)移至晶圓背面，正面只保留信號(hào)布線，從而簡(jiǎn)化布局、提高信號(hào)密度。但imec的研究顯示，BS-PDN的散熱性能顯著下降——在標(biāo)準(zhǔn)配置下，CPU核心最高溫度從傳統(tǒng)正面供電的90.7°C升至104.3°C。通過將介電材料從二氧化硅更換為氮化鋁（導(dǎo)熱系數(shù)提高40倍）、優(yōu)化導(dǎo)熱界面材料（TIM）并增加銅接地層，可將溫度降至90.2°C，但這些散熱措施會(huì)導(dǎo)致成本增加，批量生產(chǎn)中需找到平衡點(diǎn)。

臺(tái)積電等廠商的埃米布局

imec路線圖的發(fā)布，也印證了臺(tái)積電等行業(yè)龍頭的前瞻布局。臺(tái)積電已提前投入CFET晶體管技術(shù)的研發(fā)，以持續(xù)保持技術(shù)領(lǐng)先優(yōu)勢(shì)。目前，臺(tái)積電已開始量產(chǎn)2納米芯片（N2），采用第一代納米片晶體管；正在研發(fā)A16（1.6nm）和A14（1.4nm）技術(shù)。

三星也已宣布其A16埃米級(jí)CMOS技術(shù)將于2026年第四季度量產(chǎn)，并計(jì)劃2029年量產(chǎn)1.4納米工藝。英特爾則于上周宣布其18A（1.8nm）工藝已進(jìn)入風(fēng)險(xiǎn)生產(chǎn)階段。