具身機器人對芯片的要求是典型的"既要、又要、還要"——要高性能、低功耗，還希望價格低，這恰好適合定制芯片市場。
7月18日，由芯原微電子和上海開放處理器產業創新中心主辦的"RISC-V和物理智能論壇"在上海張江科學會堂舉行，主題為"RISC-V賦能空間計算與物理智能"。會上，芯原股份執行副總裁、定制芯片平臺事業部總經理汪志偉發表題為《RISC-V在端側AI和具身機器人定制芯片設計中的應用》的演講，從芯原的IP授權與芯片定制兩大業務出發，系統介紹了RISC-V在具身機器人芯片設計平臺和端側AI芯片解決方案中的落地實踐。
芯原股份執行副總裁、定制芯片平臺事業部總經理汪志偉
兩大業務穩步提升，奠定定制芯片基礎
汪志偉介紹，芯原的兩大業務——半導體IP授權服務和芯片定制解決方案服務——正在逐年穩步提升。
IP方面，芯原擁有全球領先的IP組合，包括圖形GPU、神經網絡NPU、視頻VPU、音頻/語音DSP、圖像信號ISP、顯示處理六大類處理器IP，以及1700多個數?；旌?、射頻IP和接口IP；其模擬與數模混合IP覆蓋了從250nm CMOS成熟節點到4nm FinFET先進節點的極廣工藝范圍，橫跨臺積電、三星、中芯國際、華虹宏力、聯電、格羅方德、意法半導體等不同晶圓廠。
按2025年IP總收入計算，芯原是全球第二大數字IP提供商，也是全球第四大全棧芯片定制方案提供商，且是其中最大的中國內地企業。
客戶數量也在穩步增長：2025年，芯原半導體IP授權業務客戶新增19家、累計超過460家；一站式芯片定制解決方案業務客戶新增17家、累計近350家。
具身機器人芯片設計中，RISC-V已進入調度核心與功能安全島
"人形機器人、具身機器人有大腦、小腦、肢體，本身就是一個系統工程。"汪志偉指出，具身機器人對芯片的要求是典型的"既要、又要、還要"——要高性能、低功耗，還希望價格低，這恰好適合定制芯片市場。從需求看，具身機器人的本質是在物理世界中實現"感知-認知-決策-執行"的閉環智能，對端側AI芯片提出四大核心要求：多模態感知算力、端側實時決策、極致能效密度和異構計算架構。
具身機器人對NPU有較強的訴求。芯原NPU IP已被91家客戶集成到140多款AI類芯片中，覆蓋超過10個市場應用領域，并已獲得ISO 26262 ASIL B級汽車功能安全認證；截至2025年底，內置芯原NPU IP的芯片在全球累計出貨約2.5億顆，從嵌入式、端側到數據中心全線覆蓋。
依托自有的處理器IP和模擬數模混合IP平臺，芯原打造了高性能自動駕駛與具身機器人系統級芯片設計平臺：基于高性能SoC平臺建構，具有NoC、CPU和NPU，可整合第三方IP，并集成符合ASIL D級的功能安全島IP，支持客戶產品獲得ISO 26262認證。該平臺已成功部署在基于5nm先進工藝節點的客戶項目中。汪志偉透露，高性能自動駕駛與具身機器人、尤其是人形機器人對芯片的訴求高度相似，"現在市場上多數具身機器人公司都在使用自動駕駛芯片"，芯原的客戶也把由其設計的自動駕駛芯片用在人形機器人上。
RISC-V在其中扮演了什么角色？汪志偉給出了兩個答案。其一是NPU子系統中的調度CPU。 在芯原已幫助客戶成功落地量產的ASIL-B+ASIL-D自動駕駛芯片平臺中（工藝節點7nm/5nm，可配置8-24核A78AE），500 TOPS算力的高性能神經網絡處理器子系統正是由RISC-V負責調度——"已經在車上使用并量產了"。
其二是功能安全島（FSI）。 功能安全島本身是一個自洽的安全MCU系統，對實時性要求高，芯原的FSI功能安全島達到ASIL D級功能安全，CPU可選配RISC-V。
由于智駕和具身機器人對實時性、功能安全有很高要求，芯原還在平臺設計過程中開放了大量自研的車規功能安全數字IP——涵蓋AHB Fabric、FCCU、I2C、GPIO、MailBox、看門狗、PWM、UART、QSPI、DMA等，可支持ASIL B/D等級，"這些IP市場上可能都買不到"。此外，芯原的芯片設計流程已獲德國萊茵TÜV頒發的ISO 26262汽車功能安全管理體系認證。
軟件層面，芯原自研了VADP自動駕駛軟件SDK平臺，車道線檢測、多目標檢測等AI算法均能正常運行并在實車上得到驗證——芯原有自己改造的車輛，可在張江高科技園區進行自動駕駛測試；該平臺還加入了對座艙應用的支持，客戶可以在芯原發布的軟件基礎上二次開發，從驗證芯片到量產版的軟件均可提供。
面向算力需求的不斷提升，芯原已在考慮設計下一代基于Chiplet的智慧駕駛與具身機器人平臺：基于UCIe/BoW基礎接口技術和自有IP的Chiplet，解決芯粒間互聯互通與任務分布調度問題，其中主SoC芯?？蛇x配高性能RISC-V或Arm等CPU。
芯原設計了UCIe/BoW兼容PHY，速率最高16Gbps/pin，功耗小于0.5pJ/bit，延時小于4ns，已在三星14nm完成硅驗證、4nm已回片，并提供包含協議與適配層的完整UCIe IP解決方案，已被客戶實際的SoC采用。
除了高性能平臺，芯原還有面向中端的智能掃地機器人系統級芯片和軟件解決方案：工藝節點為臺積電12nm或三星8nm，CPU可支持RISC-V和Arm，4路MIPI CSI支持8路高清攝像頭，提供量產Linux SDK交付，以及從RTL、后端、Linux SDK、封裝和測試設計到運營的一站式服務。汪志偉表示，芯原已經幫助客戶贏得了幾乎所有頭部掃地機器人終端產品客戶。
端側AI上，RISC-V覆蓋從PAD、手機到AI眼鏡
在端側AI領域，芯原2025年AI算力相關收入占比已達64.43%，同比提升8.64個百分點（2023年為43.07%、2024年為55.79%）。這背后，RISC-V扮演了重要角色。
基于RISC-V的AI PAD系統級芯片是典型案例。該芯片采用8nm工藝，RISC-V CPU為8核，集成GC8200XS GPU、16+ TOPS NPU、ISP8000 64MP ISP（支持3路MIPI攝像頭）、支持4K編解碼的VPU和硬件安全引擎。汪志偉指出，這類芯片對攝像頭的支持、視頻編解碼等大多數功能，與智能掃地機器人10-20 TOPS算力的應用場景非常契合——已有美國客戶采用這款基于RISC-V的AI PAD芯片，準備用到掃地機器人、割草機器人等中低端機器人領域。"這一類系統級芯片完全不需要安卓，Linux就夠了，所以特別適合RISC-V，再加上有一定算力的NPU。"
基于RISC-V的低功耗AI ISP芯片則已在手機上成功應用。芯原第一代基于RISC-V的AI ISP芯片已在6nm工藝上量產，并向客戶完成了量產軟件SDK交付。該方案內置大小核RISC-V和NPU，支持30 TOPS以上算力（汪志偉在演講中透露為36 TOPS，兩顆RISC-V內核分別采用芯來科技高性能的N900和N310），支持DVFS和超低功耗模擬Always-on電源管理（12個以上電源域）；AI增強ISP與手機AP協同工作提升成像質量，還可生成音頻和圖像token、支持邊緣大模型推理計算。
相比傳統方案，影像處理速度提升200%，功耗降低60%，傳輸速度提升150%。依托一站式定制芯片服務，芯原用9.5個月完成了從開案到流片，軟件SDK在流片前完成所有功能驗證。"我們幫客戶定制的AI ISP芯片，不僅煙花拍得漂亮，人也拍得漂亮。"
AI/AR眼鏡被芯原視為AIGC的入口。三年前，芯原已為全球領先的互聯網廠商谷歌開發AI/AR芯片，當時為了實現低功耗設計了超低功耗SoC，讓所有功能在SRAM里運行即可。如今芯原的超低能耗AI/AR眼鏡SoC平臺采用靈活可配置的定制架構和雙芯片分布式架構（先進的HB-PoP封裝技術），覆蓋入門級、中級、高級產品；主CPU可支持RISC-V和Arm，并集成永遠在線、輕量級、基于RISC-V的超低功耗Coral NPU。該平臺全芯片電源域超過20個，待機功耗3.8mW（始終在線），RTC模式功耗僅5μW，小幅面低幀率（504×378P30）處理無需DDR。在大模型適配上，芯原與谷歌長期合作，基于Gemma 3 270M（Tiny Gemma）針對AI眼鏡市場進行優化調優——這一僅2.7億參數的緊湊型開源模型INT4量化后僅需240MB內存，在Pixel 9 Pro上運行25輪對話僅耗電0.75%。
與谷歌的合作還在向更深層次延伸。雙方基于Open Se Cura開源項目，共同打造面向端側LLM的超低功耗Coral NPU IP——谷歌開源技術，芯原提供企業級IP、芯片設計及量產服務，為智能眼鏡、可穿戴設備、AI玩具等提供"輕量級、始終在線、超低能耗"的算力基礎。雙方合作的第一代Open Se Cura芯片（基于RISC-V的低功耗安全智能傳感芯片，內置Open Titan安全引擎）已經流片，目前正在聯合開發下一代基于RISC-V的邊緣AI——Kelvin V2：標量核RV32IM沿用V1設計、4級流水線并增加AXI接口，向量核支持RVV 1.0（ZVE32X，VLEN=128bit），向量核面積僅為V1的50%。汪志偉透露，Kelvin V2將于今年8月完成，雙方從IP到軟件、設計、驗證都在緊密合作。
此外，芯原的AIGC平臺集成GPGPU、NPU、RISC-V+AI擴展和其他專用處理單元，滿足端側和邊緣推理需求，已采用先進工藝節點部署在多個客戶項目中，多款AI ASIC已成功流片；滿足推理、訓練和數據通信需求的整套軟件也已向國內客戶完成發布。VSDP虛擬機軟件開發平臺支持RISC-V CPU，滿足芯片軟件開發左移需求（可提前3-6個月啟動軟件開發），已向客戶完成商業版交付。封裝方面，芯原具備從WB-QFN/FBGA/LGA、WLCSP、Flip Chip到2.5D Fan-Out、2.5D硅中介層的豐富封裝設計經驗，并在積極構建下一代面板級封裝技術——"用平的代替圓的、大的代替小的"，可大幅縮小封裝面積、降低Chiplet領域的封裝成本。
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