摩爾定律之殤：淺析“埃米工藝”的幾個關鍵技術點

“埃米時代”這個詞本身更像是一種虛指和營銷辭令。因為我們知道，一方面半導體制造工藝“幾納米”的稱謂并不指代半導體器件的任何物理尺寸，而單純就是個名稱；另一方面，也沒有任何一家半導體代工廠(foundry)定義過什么是“埃米時代”。

如果讓我們來定義半導體的“埃米時代”，首先要追溯該說法的源頭。最早提及“埃米時代”的代工廠應該是Intel Foundry(英特爾代工)——這家公司2021年對自家制造工藝進行了更名，并且明確了新的5年計劃。該計劃提到了2024－2025年的Intel 20A與18A工藝。

這里的字母“A”指的就是埃米(angstrom)，相較于納米尺度更小：1Å = 0.1nm。當時Intel的PPT上赫然寫著“半導體的埃米時代”。常規意義上，20A也就是2nm的另一種寫法。“埃米時代”無疑更像個便于宣傳的市場名詞(圖1)。

圖1：埃米時代和納米時代，現在大概仍表達著相同的概念。

需要注意的是，從臺積電(TSMC)的計劃表和節點命名規則來看，臺積電的2nm工藝仍然不會采用埃米計數，后續的“A16”看起來才更像個“埃米級”工藝；三星代工(Samsung Foundry)的計劃表中則尚未出現任何以埃米單位計數的節點名稱。

但為便于本文的探討，我們將2nm及更新的半導體制造工藝稱作“埃米級”工藝，那么2nm以后的時代也就是“埃米時代”。

進入埃米時代還需多久？

這些年總有人在說摩爾定律放緩，半導體先進制造工藝越走越慢。那么埃米級工藝到底來得有多“慢”呢？為探討這個問題，我們勢必要找個標尺來做恒量。

半導體制造尖端工藝目前毫無疑問的首個應用就是手機AP SoC芯片。典型如臺積電3nm工藝，在很長一段時間的唯一客戶就是蘋果，應用產品則為iPhone。這主要是因為尖端制造工藝成本高昂，若無可大規模走量的應用來快速攤薄成本，則其發展會變得不可持續。

手機(尤其iPhone)是其中有著較高利潤空間且出貨量巨大的應用類型。相對而言，被許多人稱作行業發動機的汽車和AI HPC，至少到現在為止，也還沒有魄力去率先嘗鮮最早出爐的尖端制造工藝。

所以我們以iPhone為應用標尺，借助手機AP SoC的制造工藝來看看近15年尖端制造工藝的更新節奏。以2010年的iPhone 4為起點，延續至今的各代iPhone及所用AP SoC的制造工藝如圖2所示。

圖2：各代iPhone的AP SoC所用制造工藝變遷。

從圖2中不難發現，尖端半導體制造工藝主要是從16/14nm以后開始放慢了步進節奏的。需要注意，其中有一些工藝節點實則為半代工藝或過渡工藝。例如，其中的4nm工藝可視為5nm工藝的改良版本，它本質上仍然是5nm同家族工藝。也就是說，在7nm工藝用了兩年以后，5nm工藝在iPhone里頭用了3年。

那么3nm工藝會用多久呢？換句話說，人類還需要多久才會進入到“埃米時代”呢？今年4月份的臺積電北美技術研討會上，臺積電表示其首代2nm工藝N2預計將于2025年下半年開始量產。按照iPhone每年9月更新，以及芯片設計12－18個月周期的傳統，我們基本可以預見2025年的iPhone 17仍然會采用3nm工藝。

還需要考慮到當代代工廠普遍有放衛星的傳統——這件事在7nm、5nm和3nm工藝節點上反復上演，與尖端制造工藝難度和成本推升有莫大關聯。那么蘋果持續4年用3nm工藝也不是不可能。這也的確體現出了摩爾定律的顯著放緩。

基于我們對“埃米時代”的定義，從臺積電的視角來看，人類進入埃米時代或者看到“埃米工藝”的芯片至少也要等到2026年。

但還有一則關鍵信息值得一提，在今年初Direct Connect活動上，Intel Foundry宣布Intel 18A工藝已經拿下4個大訂單，其中包括有微軟。新思和Cadence等EDA企業均表示，針對Intel 18A工藝的開發工具已經準備就緒。新思甚至在會上提到，基于18A的測試芯片各部分實現都很正常，據說有個“大型數據中心客戶”已經基于新思的完整流程進行了流片。

如果參考此前Intel立下的豪言壯志——2024年Intel 20A/18A就要準備好量產，2025年預期會有產品上市——那么在Intel視角下，人類進入埃米時代應當是2025年。

拋開Intel也有放衛星的歷史不談，這其中還需要明確一個基本事實：因為工藝節點名稱不再指代器件的實際物理尺寸，所以節點數字對代工廠也就不再有約束力。

也就是說，人類尚在270nm節點時代下，270nm是明明白白指代柵極長度的，那么代工廠的器件起碼必須滿足這一物理尺寸要求。但現在，5nm/3nm工藝不過是個稱謂，不同代工廠的5nm/3nm工藝差別就可能非常大了。就像三星的5nm不過是7nm工藝的同代演進，而臺積電的5nm工藝卻是其7nm工藝的完整迭代。

所以，在此前的財報電話會議上，臺積電CEO魏哲家才會評論說臺積電N3工藝就能對戰Intel 18A。代工廠對基于節點數字所體現“同代工藝”定義上的顯著差異，也讓“埃米時代”的變數更為多樣。

埃米時代的兩大關鍵技術

總括2nm節點的關鍵技術，當前行業的討論焦點主要集中在全環繞柵極FET(GAAFET)和背面供電網絡(BSPDN)。

前者表現的乃是器件結構變遷，《電子工程專輯》在以往的文章里多有探討。簡單來說，相較于FinFET器件——名為鰭的3D結構穿過柵極，GAAFET器件的這一部分代以橫置的多片納米片，納米片被柵極環抱，故此得名，這樣就能提供更好的溝道控制(圖3)。

圖3：晶體管結構從FinFET走向GAAFET(納米片FET)。(來源：Imec)

實際上，三星在2022年下半年宣布量產的3nm(SF3E)工藝上就已經開始采用GAAFET器件結構。然而，一方面似乎到目前為止SF3E都只有一款挖礦幣芯片采用，另一方面臺積電和Intel都決定從2nm(或20A)工藝開始采用這種晶體管結構，因此可以認為GAAFET是半導體尖端制造工藝進入埃米時代的典型特征。

至于背面供電，可以簡單理解為將原本與IO信號互聯處于同一側的供電軌，從晶圓/裸片的正面移到背面，實現供電與IO信號互聯較大程度的分離。如此一來，供電與信號互聯可做分別優化，降低信號干擾；各自有了更大的空間，從系統角度來看降低了復雜度；供電路徑變短，也降低了IR壓降效應的影響...

Intel在推進背面供電技術上比較激進，早早就開始宣傳自家的PowerVia技術(即Intel的背面供電技術)，預備將其應用于Intel 20A工藝。臺積電此前就提過要在N2P節點上應用BSPDN技術，但4月的研討會上又宣布A16工藝才會用上背面供電，因此也就推遲到了2026年下半年。

三星大約是其中最晚的，2027年預備大規模量產的第四代2nm工藝SF2Z節點，才會做背面供電。而且，AnandTech在報道中說，三星后續的SF1.4可能不會用上這一技術方案。這也能表現出在埃米時代，各家的技術進度差異較大。

但需要指出的是，除了三星BSPDN技術尚未公開過任何細節，臺積電和Intel的背面供電方案也存在差異。目前，行業內的BSPDN實現有三個大方向：Imec領導的埋置電源軌(Buried Power Rail)、Intel的PowerVia和臺積電的超級電源軌(Super Power Rail)。其中臺積電的方案在實現上難度最高——是將供電網絡直接連接到晶體管的源極和漏極(圖4)。

圖4：背面供電技術方案——埋置電源軌與PowerVia的比較。(來源：Intel)

我們認為，BSPDN可能會成為未來三家代工廠爭奪的技術高地。在去年的IEDM上，Intel Labs還特別介紹了在BSPDN技術上的新成果——背面觸點，即從背面直接為器件供電，供電線路不需要繞行至器件上方。與PowerVia相比，背面觸點技術進一步提升性能、節省面積，而且有利于將來CFET結構——也就是晶體管3D堆疊的供電實施。即便這一技術的商用信息未知，但其發展方向是明確的。

另外，與埃米工藝實現配套的還有人所共知的高數值孔徑極紫外光(High-NA EUV)等，設備和材料方面共同的技術創新才能夠真正推動前端晶圓制造的器件微縮或晶體管密度提升。不過埃米時代，半導體制造技術的另一個關鍵還在后端(或中道)的先進封裝技術上。當摩爾定律遲滯之時，超越摩爾的系統級優化方案才顯得尤為迷人。

埃米時代的價值重心變遷

雖然先進封裝技術不是2nm及更新的工藝所特有的。但我們仍然認為，先進封裝將在埃米工藝時代表現出前所未有的重要性，尖端制造工藝的價值重心會持續轉移——2022年《電子工程專輯》雜志的專題文章已經對此做過詳細介紹。這從臺積電前不久公布的Foundry 2.0計劃也能看出端倪。

鑒于臺積電財報表現出自2022年以來毛利率的下滑和裹足不前，臺積電在2nm工藝量產方面可能面臨著前所未有的壓力。所以臺積電此前就指出，2nm工藝上馬之初不會像3nm一樣只有蘋果這一個客戶，更多的客戶會在2nm工藝節點有所作為。

魏哲家在財報電話會議上說，預計2nm工藝頭兩年的流片量將大于3nm和5nm發布前兩年的流片量。臺積電預計，與3nm/5nm節點相比，其2nm業務進展及客戶產品轉向該節點的速度都將明顯加快，英偉達、AMD和Intel等都有希望成為臺積電2nm工藝的首批客戶。

雖然要實現這一預期難度不小，但其2024Q2季報呈現出的數字表明，臺積電HPC方向的營收占比已經達到52%，而智能手機方向的營收占比則收窄至33%。且從營收增長角度來看，HPC近3年的增速也顯著快于智能手機。

Intel目前在18A工藝上公開的少量信息也表明，其早期主要客戶都是HPC領域的。這本身就讓埃米級工藝的應用范圍有所拓寬，而不像過去幾年那樣，尖端制造工藝前期必僅為智能手機所用。而且我們認為這會成為埃米時代下，前端晶圓尖端制造工藝的新常態(圖5)。

圖5：半導體制造形如刀刻晶圓。

而HPC芯片對以2.5D/3D為代表的先進封裝有著相當的渴求。即便臺積電當前已經開足馬力做先進封裝，產能近三年預計以60%的年復合增長率提升，也仍難以滿足客戶需要。所以，臺積電Foundry 2.0策略的核心就是顯著增加封裝方面的資本支出(CapEx)，并預期在封裝領域拿下更多總潛在市場(TAM)。

這個邏輯的基礎是這樣的：AI HPC應用對算力的渴求，令芯粒(chiplet)、異構集成和先進封裝成為必選項。對于現在的一張數據中心顯卡而言，其中的GPU裸片成本在整張卡的BOM占比顯著低于以往：更多的物料放在了存儲、硅中介層和襯底等先進封裝相關的組成部分上。

再往更“系統”層級去看，供電、散熱和節點互聯等構成，都在價值鏈上占據越來越重要的地位，因此晶圓制造的價值被稀釋。包括臺積電Foundry 2.0、Intel IDM 2.0在內的“系統級”代工策略，無疑是對這一趨勢的回應。

還是那句話，雖然中道/后端封裝與前端晶圓制造的埃米級工藝并沒有必然聯系，但半導體制造價值鏈的重心變化，是埃米時代一個不得不提的趨勢。晶圓制造之外，更多技術也開始出現在未來芯片的計劃表上，例如硅光子——臺積電、Intel、三星都有了對應的計劃。

三大代工廠的埃米工藝計劃

最后簡單談談現階段我們所知的臺積電、Intel和三星的埃米級工藝計劃表，總結如圖6所示。鑒于公開資料中尚未有任何與工藝節點技術細節相關的器件物理尺寸和密度等參數信息，我們現在能談的主要是計劃表，以及工藝的“相對”提升。

圖6：三大代工廠埃米級工藝上線計劃表。

請注意以下提到“開始量產”或“準備好量產”時間并不表示終端產品的面世時間，通常“開始量產”和終端產品問世中間需要一個季度到半年左右。圖6中給出的時間線也是指“準備好量產”的時間。

臺積電首代N2工藝節點預期2025年下半年開始量產；2026年晚些時間會有N2P改進版、N2X電壓加強版工藝跟進。N2全家族工藝的特色除了超級高性能MIM(SHPMIM)電容以外，還在于NanoFlex——可以將不同的單元庫用在相同的芯片功能模塊上，實現PPA的調優。得益于GAAFET晶體管結構，N2 NanoFlex相比N3時代的FinFlex有著更高的靈活性。

臺積電表示，相較于N3E工藝，N2在相同功耗下可提升10－15%的性能，或在相同頻率和設計下降低25－30%的功耗；器件密度提升幅度約為15%。N2P相較原版N2節點則會帶來相同性能下5－10%的功耗紅利。

N2之后進入A16節點，預計面向客戶開放的時間在2026年下半年。A16相較N2的一大改進在于采用背面供電技術。臺積電在研討會上說，A16相比N2P在相同電壓和設計下，性能可提升8－10%，相同頻率和晶體管數量下功耗下降15－20%；密度提升在1.07－1.10倍范圍內。臺積電強調A16將格外適用于HPC產品，針對復雜信號路由和密集供電網絡很有價值。

今年6月份的SFF 2024活動上，三星宣布其初代2nm工藝定名SF2——明年準備就緒，升級版SF2P則將在2026年就緒。同樣在2026年準備就緒的還將有特別面向AI和HPC芯片的SF2X工藝節點。

2027年的SF2Z作為三星的第四代2nm工藝則將采用背面供電技術；同年還有個SF2A工藝形態，用于汽車芯片制造。另外，2027年預計準備就緒的SF1.4，也就是三星的1.4nm工藝，當前也在發展路徑中。值得一提的是，SF2的設計工具理論上應該已經在今年Q2準備就緒，包括PDK、EDA工具和授權IP。

相對性能提升數據方面，此前三星曾說過SF2節點的窄溝道晶體管的性能，N型提升29%，P型提升46%，寬溝道晶體管的這兩個值提升分別為11%和23%。此外，SF2相比于FinFET器件的可靠性提升或器件全局偏差降低了26%，漏電降低約50%。需要注意，這些數字的對比對象是SF3之前的4nm工藝。

圖7：基于Intel 7的Meteor Lake芯片晶圓。

Intel的4年5個工藝節點計劃——從Intel 7到Intel 4，到Intel 3，到Intel 20A，再到Intel 18A(圖7)，則明確了Intel 20A和18A工藝都將在2024年準備就緒，其中Intel 20A理論上應當已經在今年上半年“準備好生產”，IP測試晶圓在fab廠跑過，而下半年則輪到Intel 18A準備就緒。

今年初的Direct Connect活動上，Intel宣布后續會有18A-P工藝(P代表性能提升版)以外，還提到Intel 14A工藝加入計劃表——該節點的風險生產時間預計在2026年末，變體14A-E(E表示特性擴展)則會更晚一些。

在節點改進上，Intel前兩年公開的數字包括有Intel 20A預計實現15%的每瓦性能提升；Intel 18A作為半代工藝，每瓦性能提升在10%左右；14A尚未公開任何相關性能或功耗優化數字。

年初的活動上，Intel首席執行官Pat Gelsinger在媒體采訪中說，Intel對于工藝節點的定義是每個節點需要實現兩位數的功耗優化和性能提升，改良型工藝(如后綴增加P或E等)的提升則至少需要5%。這也算是在工藝節點名稱沒有意義以后，給我們提供的當代尖端制造工藝節點定義的某種線索。

1nm以后的未來

埃米工藝不應當局限在2nm、1.8nm和1.4nm這些工藝節點上。IEEE早在2020年規劃的國際元件及系統技術藍圖中預設GAAFET的壽命是3個完整工藝節點。現在看來，這個預估可能有些太過樂觀了。

2027年基礎GAAFET預計仍然會是主流。但在埃米時代下，器件結構和單元結構還會進一步變化。Imec此前就認為，在GAAFET之后是叉片FET——有堵“墻”將nFET與pFET隔開，讓n到p的間隔變得更加緊湊(圖8)。

而在更遙遠的未來，互補式FET(CFET)結構會占據主流視野——這種結構下，單元或模塊層面要做3D折疊：將nFET“折疊”到pFET之上，形成所謂片對片的上下結構，充分利用垂直空間。理論上，CFET能帶來50%的面積紅利。

圖8：Imec眼中的半導體器件結構變化趨勢。(來源：Imec)

此外，包括TMD溝道2D材料FET預計還會在后續的埃米時代發展中讓摩爾定律發光發熱。人類科學與工程的厲害之處，總在于某項技術發展到頭之時，會有柳暗花明又一村的緩解方案為行業續命。

就像摩爾定律終結的說辭是從上世紀90年代就開始的。即便現在它的行進的確越來越緩慢，但借助材料變革、器件變形、設計技術協同優化(DTCO)、單元結構變化、封裝方式革新和系統優化等不同層面的技術手段，埃米時代仍將在2030年半導體產業價值突破萬億之后持續邁進。

畢竟形如AI這樣的應用端新熱點，對芯片性能和半導體技術仍然有著瘋狂的渴求。

本文為《電子工程專輯》2024年9月刊雜志文章，版權所有，禁止轉載。免費雜志訂閱申請點擊這里。